Witam! Mam następujący problem. Piszę konwenter z języka verilog na format espresso i prosił bym o podpowiedź bądź jakieś wskazówki jak dane wyciągnąć z pliku.
module synCase2 (output reg y
input a,b,c)
always @(*)
case ({a,b,c})
3'b000: y=1'b0;
3'b001: y=1'b1;
3'b010: y=1'b1;
3'b011: y=1'b1;
3'b100: y=1'b1;
3'b101: y=1'b0;
3'b110: y=1'b0;
3'b111: y=1'b1;
endcase
endmodule
Mianowicie na przykład chciałbym aby program policzył ilość zmiennych wyjściowych i wejściowych.
(output reg y
input a,b,c)
w tym wypadku jedno wyjście i 3 wejścia. Po prostu nie wiem jak wykonywać takie operacje z plikami. Proszę o pomoc, gdyż pomoże mi to w dalszym pisaniu.